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CCD时序电路与数据缓存器的一体化设计 音频视频显示 免费猫

发布时间:2020-02-17 12:34:06 阅读: 来源:机箱厂家

CCD时序电路与数据缓存器的一体化设计 - 音频/视频/显示 - 电子工程网

电荷移动方向如图1中箭头所示,先由感光区转移到存储区(AI,A2,A3为帧转移控制信号),再由存储区转移到读出寄存器(Bl,B2,B3为行转移控制信号).而后在读出控制信号(C1,C2,C3为像元转移控制信号)的作用下顺序读出。16个子阵列有各自独立的读出寄存器和CDS放大器。信号的输出方式是16个端口并行输出,送到后续的模拟、数字信号处理电路。

2.2 驱动时序分析

由芯片结构可知,CCD的一个丁作周期分两个阶段:感光阶段和转移阶段。在感光阶段,感光阵列接受外界光源照射产生电荷,帧转移控制信号A不变.感光阵列和帧存储区之间为阻断态,不会发生电荷转移现象;同时由行转移控制信号B控制,存储区中的电荷逐行转移到转移寄存器;行转移时.像元转移控制信号c不变,无像元信号输出;每行信号中,各像元电荷逐次经过输出放大器输出,每读出一行信号,进行一次行转移。三相CCD中,电荷的转移是通过:三相控制电压按一定顺序依次变化来实现的。此处,进行电荷转移时,三相控制时序依次变化;三相信号不变时,为阻断态。为保证信号电荷的完整转移, 各相时序问必须保证一定的电平交叠。

在帧转移阶段.帧转移控制信号A与行转移控制信号B相同,且一直有效。同时像元控制信号C也一直有效,但输出数据无效。进入感光阶段,首先进行一次行转移,开始信号的输出.同时感光区像元进入电荷积累。为保证信号读出的完整性,整帧转移的行数、输出的行数、像元数都进行了一定的冗余设置。

2.3数据缓存器工作原理

如图2所示,CCD传感器为16路并行输出,每路为256x32x12bit.即8192x12 bit,现采用VHDL硬件描述语言,设计实现了一种基于片上集成的双口RAM缓存器。

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